DAC
DACの製作記事です
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ルビジュームOSCと音質
ルビジューム発振ユニットを取り付け音質が良くなると言われているが、当方は懐疑的である。ルビジューム発振ユニットは、国際周波数及び時間標準セシウム133(9,192,631,770Hz)を用いたものの準標準として用いられるものである。ここでは周波数の精度の定義はされているが、位相変動(ジッター)に関する定義は行われていない。アナログTV放送であればcolor sub carrier周波数fsc=3.579545MHzはルビジューム発振ユニットに相当する精度を持っている。(fsc=63/88×5MHz)
ルビジューム発振ユニットは6,834,682,612.8HzからPLL(周波数合成)を用い5MHzor10MHzのVCXO周波数を安定化しているものなので、位相雑音(JITTER)はxtalを超えてはいない。
音質が変化するのであれば、別の要因(結線、電源)があると思われる。

2011/06/30 AM 05:23:26 | [JITTER]

DDSとJITTER
先日DDSでクロックを生成すると性能良くないと記載したがその理由について述べる。
DDSは0〜2π(0〜360°)を2^Nで割ったの正弦値(sin)をクロック(周波数=fo)ごとに読み出しDACし正弦波を得る方式である。このクロックは求める周波数より十分高くないと、スプリアスが発生し正弦波状のJITTERとなる。
また高速DDS(ADI社製AD9852等)は最大クロック周波数が300MHz〜1GHzまで可能であるため、内部で周波数を逓倍できるようになっている。これを用いると位相雑音(=JITTER)も逓倍され、出力のJITTERも当然悪化してしまう。繰り返しであるが、通常のJITTER定義は隣接クロックの周期差であり、一方音質に影響するのは数100〜1000クロック離れた時の絶対時間に対するクロックの位置の差である、これは位相雑音から推測したほうが良い。
またWORD SYNCからクロックを生成することも提案されているようだが、マスタークロック周波数はWORD SYNC周波数の128〜512倍程度であるため、VCOの位相雑音が大きいと高品位のマスタークロックは生成できない。このような場合位相雑音も128〜512倍になるためである。(PLLの応答特性に支配されるが)
VCOでは無く位相雑音の小さいVCXO等を用いれば大きく改善できる。


2011/06/29 AM 10:04:29 | Comment(0) | TrackBack(0) | [JITTER]

PCM2707の特性
PCM2707はISOCHRONOUSと言う方式でUSBからSPDIFに変換している。fsに同期した信号を常にPCから受信しPLLによってマスタークロックを再生しデータを転送方法。従来のUSB音声は殆どこの方式であった。しかし音質を重視するようになってからは、ASYNCHRONOUSと言うPLLを用いず、変換回路にある固定クロックに合うようPCへ転送速度を変更させて、送出する方法が多くなってきている。
ISOCHRONOUSはJITTERと言うより、周波数が変化することがあり高音質化には相当無理がありそう。
一方ASYNCHRONOUSはこのような問題は解消するが、SPDIFでインターフェースを組めばその時JITTER発生の原因になり、対策が必要。
さらに高音質の方法として当方も含め、種々提案されている。
当方の方式は上記JITTERも抑圧可能、ESS社方式の場合ISOCHRONOUSではPCの状態によっては不安定になる可能性がある。
当方方式とES9018を組み合わせればそれぞれの欠点が解決する可能性がある。

2011/06/28 PM 02:37:21 | Comment(0) | TrackBack(0) | [JITTER]

筐体組み立て
昨日まで、基板を搭載する筐体を加工していた。
数十年前ぶりの作業なので、取り掛かるまで時間がかかった。実際始めてみると、出来具合はともかく、熱中してしまった。バッテリー搭載型にしたため固定に苦労したが、固定具が安価に製作できそうなのでそれに変更する予定。さらにAC電源型の筐体組み込みを行う予定。
完成後、写真等をホームページに掲載する。

2011/06/28 AM 05:16:35 | Comment(0) | TrackBack(0) | [製作記事]

PCM2707は?
PCM2707のSPDIFはNGかも知れない。FOOBAR2000で駆動しているがSPDIFの周波数が安定しない。isochronousの同期が取れなくなるためのようだが、真の原因がPCなのかICか判明しない。と考えてしまったが、別PCにFOOBAR2000をinstallし確認したところ同期はずれはなくなり、問題なくなった。前記PCはasync type接続用になっているためかもしれないが、よく分からない??。

2011/06/24 PM 04:21:53 | Comment(0) | TrackBack(0) | [製作記事]

DSD and USB AUDIO
今日はDSD1794搭載基板を使用して以下2件の検討をした。

1 DSD入力動作確認
 I2C設定をDSD MODEにしただけでは、正常に切り替わらない。
 PCMDATA入力した状態では切り替わらないことが、仕様書に目立たないように?コメントされていた。信号源の性能がイマイチなので評価はしない。
ただし出力レベルmarkratio=25%〜75%ではPCMの半分

2 当基板にはTI製USB AUDIO IC PCM2707を搭載できるようになっているので確認した。
仕様書をよく確認せず回路を設計したため、切り貼りが出てしまった。出力はSPDIFとし当基板に直接入力できるようになっている。当然PULSE TRANSを用いて絶縁している。USBプラグを接続し"USB Audio DAC"を指定するだけで動作するので音を出すための手段は非常に簡単である。
PCM2707はfs=44.1kと48kHzのみの対応であるが、出回っているソフトの殆どがこのfsであることを考えれば実使用ではあまり問題ない。どうしても96kHz以上、DSD(当然すべての信号は絶縁している)がほしい場合は市販品を用いれば良いようにした。 

2011/06/23 PM 03:48:23 | Comment(0) | TrackBack(0) | [製作記事]

DSD1794基板火入れ
昨日から3枚目の基板DSD1794 搭載基板の火入れを行った。
DIR(CS8416 )も変更したため、少々てこづった。AK4115はmclkが固定周波数で出力できるが、CS8416は256fs倍なのでその部分のFPGA HDL修正に時間がかかった。というのは当基板はfs検出をハード的(SPDIFの周波数データは読んでいない)に行っているため、種々の箇所に影響が出てしまう。
性能はTIスペックに近い値となった。44.1k/96kはAK4399と同程度だが192kHzでのTHDが良くない?(0.0014%だが)、0クロス歪があるようだ。
THD残留成分も高次が多い。
S/Nは他と同様測定限界に近い(114dB以上)
消費電流は最も少ない。(デジタル、DAC系はすべて共通電圧からドロップさせて生成(音質重視にSWREGは危険すぎる)するので、ICの消費電力は意味を持たない。

2011/06/22 PM 02:34:50 | Comment(0) | TrackBack(0) | [製作記事]

ES9018とAK4399のPULSE特性
FILTER種類によるSTEP応答






AK4399 mindelay














AK4399 sharp cutoff

















ES9018 fast rolloff













ES9018 slow rolloff
fs=44.1kHzで20kHz入力時、折り返し成分(24.1kHz)が現れる。

2011/06/21 AM 10:01:09 | Comment(2) | TrackBack(0) | [アナログ回路]

AK4399とES9018の比較
本日までに、AK4399とES9018基板の火入れが終了した。DIR(AK4115)、postLPFが同一回路であるのでDAC単体の比較ができるのではないかと思う。
1 THD、S/NはES9018が数dB良い(ただし両者VP7223Aの測定限界に近い)
2 THD残留成分はES9018が高周波成分少ない。実効サンプリング周波数が×1のためであろう。
3 AK4399はTHD+Nの電源依存性がある(-100dB以下のレベル)
4 ES9018の推奨I/V変換回路では最良にならない。
5 ES9018はfs=192kHz(fmclk=80MHz〜96MHz)での動作は不安定であるが、当基板のFIFO出力を用いると改善する。
6 ES9018はfsが高くなると1.2V消費電流が増大(80mA→120mA以上)する。結果、周波数が変化し動作不良となりやすい。

2011/06/20 AM 05:18:06 | Comment(0) | TrackBack(0) | [製作記事]

JITTER低減
JITTERは種々の要因で発生するので、抑圧回路はDACの直前で行うことが望ましい。最も簡単な方法は書き込みを入力入力CLOCKに同期し、JITTERのないCLOCK読み出すをFIFOを使用するのが一般的である。この場合COLCKの周波数差を吸収するため大きな容量のFIFOが必要となる。すると入力音と出力音に遅れが生じる。通常数秒以上が必要である。画像と同時に聞く場合などには使用不可能である。(lip syncと言い時間差は100ms程度以内が必要)
当方もFIFOを用いているが、以下の特徴がある。
1 読み出しCLOCKは0.1ppm程度で入力CLOCKに合うよう制御
2 PLLではないので音源に依存するJITTERは発生しない
3 FIFO容量は数kword程度と小いさいため最大遅れ時間は約100ms程度
4 音声状態を監視し、必要なときに入力に一致させ、over/under flowを解消している
5 小さい容量であるのでFPGA内臓RAMで実現でき、音質を劣化させる妨害等の発生が少ない。
6 3台のプロト機で実使用試験を行っているが全く支障く、音質評価は高い。
7 PLLを含め4種類のCLOCK生成方を選択できるため、音質比較等が可能

2011/06/17 PM 04:13:24 | Comment(0) | TrackBack(0) | [JITTER]

JITTERとPLL
SPDIF(に限らずDIGITAL I/Fの殆ど)から同期CLOCKを再生するにはPLL(APC)を用いている。このとき通信の場合はerroro rateが最小になるような設定を行うが、digital audio の場合は音質を重視しなければならず種々の改良、提案が行われている。PLLはPhase Locked loop(Automatic Phase Contoroll)とあるように制御対象は位相である。周波数(正しくは角周波数)は位相を時間で微分した値であるからJITTER(つまり位相変動)がある信号がPLLに入力されると、再生したclock(VCO)は微分波形に比例した周波数変動が発生する、下図参照。つまり僅かながら音声(特に倍音成分)の周波数が変化することでもある。(SPDIFのbiphaseは無音でない小さければ小さい音ほどJITTERが発生し易いbit並びになる) しかしLOOP応答特性(fn)で制限されfnが低ければ周波数変動は小さくいが、より長時間続くようになる。またJITTER低減効果を大きくするため、fnを小さくするとLOCK時間が長くなり、LOCKはずれも起き易くなる。基本的にアナログ方式で音質に影響しない程fnを下げる事は実現困難。
そこでDPLLを用いたAD1896に代表されるSRCを用いればJITTERは無くなる筈であったが、実際は改善されないようだ。安定性実用性を確保するためfnを比較的高くしているため(数Hz)、出力のJITTERは見かけ上ないが、入力のJITTERを含んだ状態でfsを変換するためと考えられる。一方ES9018等は音質重視でJITTER低減させた方式と言えるが、上記安定性が犠牲になっているようだ。
次回、当方の方式について述べる。

2011/06/16 PM 12:12:14 | Comment(0) | TrackBack(0) | [JITTER]

ES9018検討
ES9018の音切れ対策はDPLLのBWを128倍にすれば(resister#25 b0=>1)にすれば解決するようだ。しかしこれでJITTER抑圧効果があるか否かは不明。
もしESS社が言っている資料抜粋
As well as sample rate conversion the Sabre has a
proprietary jitter reduction circuit that operates with the rate
converter and is able to achieve a 100% jitter rejection. These
two steps: jitter rejection and rate conversion; are able to take
the “burst” mode over-sampled filter output into the precisely
correct clock edge of the high speed clock. Audio data from
all sources is now in the high speed clock domain and sent to
the modulator.
が正しければJITTER抑圧効果はあるはず。

2011/06/15 AM 09:37:38 | Comment(0) | TrackBack(0) | [製作記事]

ES9018
ES9018用基板の火入れ状況
期待して動作確認を行ったが、音質は未確認なのでなんとも言えないが、基本的な動作の不具合がある。
大きな問題は、I2S,fmclk=60MHzであっても96k/192kHz時間欠的にMUTEされることである。
推定原因は、DDS(fmaxstep=0.023Hz)を用いたDPLLでCLOCKを再生しているようであるがLOOP FLTERを極度に低くしているため、外乱(振動、温度)、位相ノイズ等によってLOCKはずれが起きやすくその時MUTEとなるようである。LOOP FILTER設定を変えれば多少変化するようだが確認が難しく、JITTER抑圧効果が低減する可能性もある。この現象は他のブログ等にも記載がある。
この点当方製作基板であればほぼ解決するようである。送り側のXTALに手で触れるとLOCKはずれ発生が、当基板(FPGA)の設定で全く無くなる事を確認した。
ES9018等の実効サンプリング周波数は1倍である、そのためJITTERの影響が少なくなっているようだ。LPF設定を"slow"にしナイキスト周波数付近(20kHz,fs=44.1kHz)の場合折り返し成分(24.1kHz)が20kHzと同等レベルで出力されることから判明。オーバーサンプリングしているのはbit数を16or24から32に拡張し、複数並列DACを制御すためのようだ??
またAK4399等と比べ、資料の説明不十分が多く検討し難い。

2011/06/14 PM 01:09:29 | Comment(0) | TrackBack(0) | [製作記事]

JITTER測定
SPDIF(fs=44.1kHz)出力JITTER測定
H:1ns/div V:100mV/div



S社CDP








E製作所USB TP
NO SOUND








E製作所USB TP
SOUND ON







当方製作 TX
SOUND ON/OFF変化なし

2011/06/13 PM 04:39:58 | Comment(0) | TrackBack(0) | [JITTER]

JITTERの発生原因
JITTERには音声信号の相関有無によって以下のようなものがあります。

相関ありJITTER

1 伝送系の周波数特性によるもの
これは等化器(equalizer)を用いれば解決するが、それを必要とするほど長距離ではない。

2 特性インピーダンスの整合不良による反射
 一般に用いられるRCAコネクタは特性インピーダンスが定義されていなく、送受信端でも整合を考慮していないことが多い。
その場合コード長(m)×3×5(ns)に反射波が受信端に発生しJITTERの原因になる。(5mなら75nsは無視できない値)

3 送信側回路の性能不十分
 LOGIC回路のSETUP,HOLD不十分、アナログ回路の群遅延乱れ(線形歪)によって発生

4 受信側の2値化回路の振幅位相変換によって発生
 2値化回路(電圧コンパレータ)は入力振幅、波形によって遅延時間が変化する。


相関無いJITTER

5 送信側の周波数変動
 位相変動も含む(周波数(角周波数)は位相を時間で微分した値)

6 妨害波が重畳
  周波数が近い場合、位相変調成分(JITTER)になる。

7 機械的振動によって発生
 圧電(piezo)素子(セラミックコンデンサ、Xtal等)は電気的機械的刺激で固有値が変化する。つまり周波数、位相が変わる。


** DDS(Direct Digital Synthesizer)を用いて低JITTERと標榜している場合を見かけるが、測定器開発の経験から言えばXtalより20dB〜30dB悪い。また設定値によっては大きなスプリアスが発生し正弦波状のJITTERとなる。
JITTERの定義は連続する隣の周期の偏差
音質に影響するJITTERは数10〜数kHzと思われるので、数1000 CLOCK離れた時の値になる。

2011/06/10 PM 12:37:35 | Comment(0) | TrackBack(0) | [JITTER]

JITTERと音質
JITTERによって音質が劣化することは、オーディオマニアの間では常識になっていますが、その理由については明確には説明されていないません。そのため妥当性に疑問のある対応策が実施されるている場合もあるようです。
JITTERによって音質が変わるようになったのは、高次アップサンプリング特にノイズシェーピングを行うΔΣ方式DACが採用されるようになってからと思います。
ΔΣ方式DACではRANDOM JITTERがあると文献 にあるようにS/Nが悪化します。SPDIFの場合このJITTERはPLLのLOOPフィルターで制限されるため、音源の低域に相関する場合が多いです。つまりJITTERによって、量はわずかですが低域信号によって広域が別の音になってしまう事を意味します。音質に相関するJITTER量は数nsでも判別可能なほどですが、相関しないJITTER(周波数安定度、精度も含み)は若干のS/Nの劣化程度であまり音質には影響しないと考えます。

2011/06/09 AM 05:19:35 | Comment(0) | TrackBack(0) | [JITTER]

電源の高周波特性
高周波(1MHz以上)特性は
ECAP等では変化せず
高周波バイパス用の
0.1μF程度のコンデンサ
の特性に支配されます。



100Ωを直列に挿入して印加

2個並列に接続
自己共振周波数(約5MHz)のリンギング発生

並列数を増やすと
リンギング周波数が下がる。
余り多すぎると場合に
よっては不安定になる。














位相補正対策後

2011/06/08 AM 05:50:01 | Comment(0) | TrackBack(0) | [アナログ回路]

DAC電源ノイズ
20kHz正弦波24bitDATA入力時の電源ノイズ波形
波形は10倍にして観測


7805+1000μFEcap
ノイズ電圧=110μ
Vrms
低域から広域まで20kHzに相関のする雑音がある








7805+330μFOSコンデンサ
ノイズ電圧=74μVrms
周波数の低いノイズは小さくならない










採用電源+33μFOSコンデンサ
ノイズ電圧=20μVrms以下

2011/06/07 AM 07:53:20 | Comment(0) | TrackBack(0) | [アナログ回路]

電源インピーダンス

2011/06/06 PM 01:01:14 | Comment(0) | TrackBack(0) | [アナログ回路]

AK4399
AK4399を用いたDAC回路を設計するに当たり、当初難しくは無いと考え余り深く考えず設計し友人と共に視聴した所全く話にならない音質でした。その原因を調査した結果以下の事が分かりました。

1 音質を判断する場合100dB〜120dB程度の範囲で評価しなければならない。

2 DAC電源の性能
  OSコンでもある程度改善するが不十分
  DC〜100kHz程度迄10mΩ以下が必要

3 SPDIF受信時のJITTER
  DIRに低JITTERであるAK4115を用いたが、送り側のJITTERは低減されない。
  SPDIFのbiphase変調は伝送系の影響で必ずJITTERが発生する。

4 二重PLLにしてもJITTER低減効果は限定的
  DACclockの絶対精度、安定度は音質を支配せず、
  音源と相関あるJITTERが影響大きい。
  現在主流のΔΣ型DACはJITTERの影響が大きい。

5 DAC出力用オペアンプ
  ICのPSRRは50または100Hzでの値、実際はこれより40dB以上悪い。
  LPFはフィードバック型よりはしご型の方がよい。

6 セラミックコンデンサは振動、電圧で容量が変化しJITTER発生の原因になる。

7 以上課題を対策し、視聴した結果はすばらしい(友人曰く)との評価でした。

**JITTERの影響が無いと言われているESS社製のES9018を用いた基板も開発中です。

2011/06/03 AM 05:59:54 | Comment(0) | TrackBack(0) | [製作記事]









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