DAC
AIT研究所(aitlabo)の製作記事です
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JITTER低減
JITTERは種々の要因で発生するので、抑圧回路はDACの直前で行うことが望ましい。最も簡単な方法は書き込みを入力入力CLOCKに同期し、JITTERのないCLOCK読み出すをFIFOを使用するのが一般的である。この場合COLCKの周波数差を吸収するため大きな容量のFIFOが必要となる。すると入力音と出力音に遅れが生じる。通常数秒以上が必要である。画像と同時に聞く場合などには使用不可能である。(lip syncと言い時間差は100ms程度以内が必要)
当方もFIFOを用いているが、以下の特徴がある。
1 読み出しCLOCKは0.1ppm程度で入力CLOCKに合うよう制御
2 PLLではないので音源に依存するJITTERは発生しない
3 FIFO容量は数kword程度と小いさいため最大遅れ時間は約100ms程度
4 音声状態を監視し、必要なときに入力に一致させ、over/under flowを解消している
5 小さい容量であるのでFPGA内臓RAMで実現でき、音質を劣化させる妨害等の発生が少ない。
6 3台のプロト機で実使用試験を行っているが全く支障く、音質評価は高い。
7 PLLを含め4種類のCLOCK生成方を選択できるため、音質比較等が可能

2011/06/17 PM 04:13:24 | Comment(0) | TrackBack(0) | [JITTER]









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