DAC
AIT研究所(aitlabo)の製作記事です
[TOP] [RSS] [すくすくBLOG]

DDSとJITTER
先日DDSでクロックを生成すると性能良くないと記載したがその理由について述べる。
DDSは0〜2π(0〜360°)を2^Nで割ったの正弦値(sin)をクロック(周波数=fo)ごとに読み出しDACし正弦波を得る方式である。このクロックは求める周波数より十分高くないと、スプリアスが発生し正弦波状のJITTERとなる。
また高速DDS(ADI社製AD9852等)は最大クロック周波数が300MHz〜1GHzまで可能であるため、内部で周波数を逓倍できるようになっている。これを用いると位相雑音(=JITTER)も逓倍され、出力のJITTERも当然悪化してしまう。繰り返しであるが、通常のJITTER定義は隣接クロックの周期差であり、一方音質に影響するのは数100〜1000クロック離れた時の絶対時間に対するクロックの位置の差である、これは位相雑音から推測したほうが良い。
またWORD SYNCからクロックを生成することも提案されているようだが、マスタークロック周波数はWORD SYNC周波数の128〜512倍程度であるため、VCOの位相雑音が大きいと高品位のマスタークロックは生成できない。このような場合位相雑音も128〜512倍になるためである。(PLLの応答特性に支配されるが)
VCOでは無く位相雑音の小さいVCXO等を用いれば大きく改善できる。


2011/06/29 AM 10:04:29 | Comment(0) | TrackBack(0) | [JITTER]









(C)2004 copyright suk2.tok2.com. All rights reserved.