DAC
DACの製作記事です
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LPFの雑音
DACの出力には高域成分を減衰させるためLPFを挿入しますが、それの構成法によって雑音が増加する場合があります。
現在主流になっているSllenKey型はNoiseの伝達関数が正帰還になっているためより多く発生します。
以下はその評価結果です。


2011/09/30 AM 08:56:41 | Comment(0) | TrackBack(0) | [アナログ回路]

簡単なDDS構成
信号発生方法として、DDS(=NCO)が使用されることが多くなっています。私もSPDIFの信号源として、正弦波だけでなくパルス発生にも使用しています。アナログの場合急峻に立ち上げ(立ち下げ)る様な波形は実現不可能ですが、DDSでは可能となります。
構成方法は現在のFPGAを用いれば、非常に簡単に実現できます。
カウンター(n_bit)と一周期のsin値ROM(2^n_word,Mbit)、DAC(M_bit)があれば良いだけです。(Mは諧調数)とします。
VHDL表記で
counter<=counter+Nfreq;

ROMのアドレスにカウンター(counter)を直結しますと、counterトグル周波数が ft であれば、DAC出力周波数 fo は

fo=ft*(Nfreq/2^n)

となります。
従って最小可変周波数は ft*(1/2^n) となります。

ROMは以下式をexcel等で計算すれば簡単です(ただし極性に注意)
ROMdata(i)=sin(2*π/2^n*N(i)) i=0〜2^n-1

n>=M+3とした方がTHDが悪化しません。
1/4周期にすればROMが小さくなりますが、性能が低下します。

ROM読み出しをマルチプレックスすれば1個のROMで複数の周波数を発生させ、その同期もできます)
理論上はft/2迄発生可能ですが、実用的にはft/5以下程度になります、LPFを使用しない場合はft/10以下が良いようです。
諧調Mは多いほど良いですが、スプリアスは-6*M(dB)程度になります。
SPDIForI2C等の場合は24or32bitでも発生可能ですのでDACの評価ができます。

2011/09/18 AM 05:49:49 | Comment(0) | TrackBack(0) | [製作記事]

FIFO方式JITTERその2
昨日FIFO方式JITTERについて質問がありましたので、改めて説明します。FIFO方式の場合2つのクロックが混在しますので、必ずジッターが発生する理由です。
尚これは αがπ/2より十分小さい時NARROW BAND FM(狭帯域FM)理論として一般的に使用されています。
蛇足ですが、FM放送はWIDE BAND FM(広帯域FM)です。
(4)、(5)式を(1)式に代入し、三角関数展開をすると図のスペクトラムになります。






2信号が入力された時はAMとPM (=JITTER、FM) 成分の合成として表されます。
ここでLOGIC回路等振幅を制限しますと振幅の変動はなくなり位相成分(=JITTER)のみとなります。
LOGIC回路ではクロストークにより、お互いの混入が必ず発生し、周波数が高くなれば大きくなります。
当方はCYCRON3を用いていますが、24MHz付近で約-30dB程度と思われます。
測定にはスペアナがよいですが測定箇所が設定できないので、10kHz程度のオーディオ出力をwave spectra等で観測するのがよいでしょう。この場合ジッター量は(6)式から計算で求めることになります。
SDRAM等を用いた場合、電流が大きくなるためより増大するでしょう。

ここで、妨害によって位相ではなく周波数の観点から考慮すると
妨害を受けた信号の周波数変化幅(=Δωr)は
Δωr=2*α*Δωd ...(FMとして) 
となり、差周波数に比例して大きくなります。  
等価ジッター=2*α/(2*π)*(1/fd)  (6)

一般的FIFOの場合、差周波数を30ppm(24.576MHzに対し)、α=0.1(=-20dB)
とすれば約300Hzの幅でで24.576MHzが変動することです。
等価ジッターは1.3ns ppとなります。
ただ音源依存性がないため検知限はより高いと思われます。

以上の理由により当方はFPGA内臓RAMを使用し、周波数差は非常に小さくなるよう制御 、クロストークが小さくなるPIN配置、トレースにしています。


2011/09/17 AM 08:21:53 | Comment(0) | TrackBack(0) | [JITTER]

ワードシンククロック生成法
ワードクロック(=fs)からDAC用に256*fs等を発生させる必要がある場合、汎用のPLL、VCO、DDS等を用い生成している様です。既にブログで述べていますが、いずれにしても位相雑音は水晶発振器と比較し20dB以上(VCOであれば40dB程度)悪いです。少なくとも44.1kと48kHz系に専用発振回路を使用していない場合の位相雑音は非常に大きいと推定されます。(VCOの可変幅が大きい=>つまり位相雑音が大きい)
ジッター測定法を用いれば、スペアナが無くても観測可能です。

低位相雑音PLLを構成するには、位相検出回路とVCOが低位相雑音、且つその特性に合ったLOOP FILTERを設定する必要があります。

EDGE検出型位相検出回路は不感帯があるので使用には注意する必要があります、これが大きいと大きなジッターを発生させます。(専用に設計された高性能PLL ICであれば、相当改善されていますが、汎用性はありません)

EOR型位相検出回路であれば不感帯はありませんが、検出極性が正負ありますので引き込み周波数幅が制限、若しくは引き込まなくなります。

EDGE検出型とEOR型を併用すればこれらの問題点は解決します。
私もこれと同様な方法でFPGAを用い低位相雑音PLLを構成しています。
同様にワードクロックから256倍のDACクロックを発生させることは可能ですが、LOOP FILTERはより厳密に設定しなければなりません。
また分周器に分数型、ΔΣ型を用いると整数型より位相雑音が大きくなります。

2011/09/13 AM 07:48:37 | Comment(2) | TrackBack(0) | [JITTER]

I/V変換2
以下はI/V変換の実測とシミュレーション結果です。
シミュレーションはSpiceで実測と合うADI社modelを用い行っています。

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2011/09/12 AM 11:45:17 | Comment(0) | TrackBack(0) | [アナログ回路]

I/V変換
電流出力型DACにはI/V変換回路を使用します。一般的にはOPAを用いますがこの特性によって音質が変化します。
電流出力はパルス状の広帯域信号となっていることが多いため、これに追従できなくなることが原因の一つです。
OPAをI/V変換として使用する場合、積分コンデンサを取り付けるるため、評価はTHD又はS/Nの結果でのみ判断せざるを得ません。
そこで積分コンデンサを取り外し、OPAの出力波形から駆動電流能力を判定すると、より分かりやすいようです。
結果AD797、LME49710、OPA211等はリンギング波形が長く続きあまり良くありません、聴感でも同様でした。
より良い特性は、ftよりもスルーレートが高く(50V/μs以上)、電流駆動能力が高いことのようです。

2011/09/12 AM 09:42:07 | Comment(0) | TrackBack(0) | [アナログ回路]

ES9018のDPLL
ES9018の同期クロック再生はDPLLを用いているが、それの位相検出は資料にも"タイムスタンプ"として記載されているように特殊な方法を用いているようです。
これのためか明らかではありませんが、LJ(I2S)インターフェース状態でBW=Lowestでは正常動作しません。
LJ時はDIRで再生したBITクロックからDPLLを構成しなければなりませんが、SPDIF時とは異なったジッター特性になるためと推定します。またDACクロック(80MHz)の品位がよくないこともあるかもしれません。
いずれにしても、高音質なLowestはSPDIFでのみ動作可能ですが、SPDIFでは高fs時動作がより不安定になります。さらにLJ等の場合はMid程度(Default)にしなければ正常動作しないので、DIRを用いた通常のインターフェースでは高音質を達成できません。
前ブログ記載のようにTP側からfs同期クロックを送出できる装置は限られていますので根本的解決法にはなりません。
このICの特徴は、簡単(DIR不要)で高音質(JITTER REDUCER)ではなく、音声用DACとしての性能が非常に優れていることと思います。

2011/09/09 AM 11:36:28 | Comment(0) | TrackBack(0) | [JITTER]

ES9018×2使用DAC
ES9018については批判的な意見を述べていましたが、DACとしての性能は非常に良く、視聴でもそのように評価されているようです。再三述べていますように当方のDAC機は他社のようなロック外れは発生しませんので、ES9018をMONO使用、2個搭載しより高性能化をしようと考えました。
またFULL BALLANCEの希望も多いようなので対応しています。当然UNBALLANCE出力も専用に具備しています。(簡単に言えばL/R各CH当り3系統の出力があること)BALLANCE出力を2個の出力として使用するとICの性能を十分には引き出せません。

2011/09/07 AM 09:31:55 | Comment(0) | TrackBack(0) | [製作記事]

ジッター測定信号
                      以下はS/PDIF接続した場合のジッター評価法と当方方式の抑圧の実際です。
                      新評価方式は音質に影響するジッターを実際の動作状態で、定量的に把握できます。
                      昨日の波形の若干異なるますが、測定したDIR、DAC、出力周波数が異なるためです。
                      縦軸は20dB/div、横軸は500Hz/div(上)、20Hz/div(下)、センターは11kHzです。 



2011/09/02 AM 05:44:52 | Comment(0) | TrackBack(0) | [JITTER]

JITTER抑圧比測定法
前回ジッター抑圧特性測定結果を公開しましたが、その測定法をお知らせします。
図ー1のSGでジッター周波数を変え、図ー3と図ー4の比を抑圧量としています。
図ー1のd/dtは周波数変調を位相変調に変換するための微分回路です。
抑圧量が前回表示値と異なるのは、入力ジッターが2nsと小さく、残留分(約20ps)が支配しているためです。





2011/09/01 AM 09:49:23 | Comment(0) | TrackBack(0) | [JITTER]









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