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DACの製作記事です
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ワードシンククロック生成法
ワードクロック(=fs)からDAC用に256*fs等を発生させる必要がある場合、汎用のPLL、VCO、DDS等を用い生成している様です。既にブログで述べていますが、いずれにしても位相雑音は水晶発振器と比較し20dB以上(VCOであれば40dB程度)悪いです。少なくとも44.1kと48kHz系に専用発振回路を使用していない場合の位相雑音は非常に大きいと推定されます。(VCOの可変幅が大きい=>つまり位相雑音が大きい)
ジッター測定法を用いれば、スペアナが無くても観測可能です。

低位相雑音PLLを構成するには、位相検出回路とVCOが低位相雑音、且つその特性に合ったLOOP FILTERを設定する必要があります。

EDGE検出型位相検出回路は不感帯があるので使用には注意する必要があります、これが大きいと大きなジッターを発生させます。(専用に設計された高性能PLL ICであれば、相当改善されていますが、汎用性はありません)

EOR型位相検出回路であれば不感帯はありませんが、検出極性が正負ありますので引き込み周波数幅が制限、若しくは引き込まなくなります。

EDGE検出型とEOR型を併用すればこれらの問題点は解決します。
私もこれと同様な方法でFPGAを用い低位相雑音PLLを構成しています。
同様にワードクロックから256倍のDACクロックを発生させることは可能ですが、LOOP FILTERはより厳密に設定しなければなりません。
また分周器に分数型、ΔΣ型を用いると整数型より位相雑音が大きくなります。

2011/09/13 AM 07:48:37 | Comment(2) | TrackBack(0) | [JITTER]









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